2015.12.23 上機考試

今天上機考試 經過一番苦戰 終於過啦~~~~

超開心:>

module top;

wire a, A, b, B, c, C, d, D, F, F1, F2, F3, F4, F5;
system_clock #800 clock1(A);
system_clock #400 clock2(B);
system_clock #200 clock3(C);
system_clock #100 clock4(D);

nand S1(a, A, A);
nand S2(b, B, B);
nand S3(c, C, C);
nand S4(d, D, D);
nand C5(F5, a ,b , C);
nand C1(F2, A ,B , d);
nand C2(F4, a, C, d);
nand C3(F3, A, B, C);
nand C4(F1, A, b, c, D);
nand o1(F, F5, F4, F2, F3, F1);

endmodule

module system_clock(clk);
parameter PERIOD=100;
output clk;
reg clk;

initial clk=0;

always
 begin
#(PERIOD/2) clk=~clk;
 end

always@(posedge clk)
 if($time>1000)$stop;

endmodule

2015.12.2 上課內容

今天有提到上機考試

很傷腦筋阿~
希望可以順利通過

期中還被預警..
我沒翹很多堂課啊@@

2015.11.25 上課內容

今天上課第一題很簡單

第二題想很久還是不知道...

2015.11.18 上課內容 2題

這次上課開始進入不一樣的課程 之前都是多工器的熟悉

之後的課程必須更加動腦才能解題

module test_adder1; reg a,b; reg carry_in ; wire sum; wire carry_out; adder1_behavorial A1(carry_out, sum, a, b, carry_in); initial begin carry_in = 0; a = 0; b = 0; # 100 if ( carry_out != 0 | sum !== 0) $display(" 0+0+0=00 sum is WRONG!"); else $display(" 0+0+0=00 sum is RIGHT!"); carry_in = 0; a = 0; b = 1; # 100 if ( carry_out != 0 | sum !== 1) $display(" 0+0+1=01 sum is WRONG!"); else $display(" 0+0+1=01 sum is RIGHT!"); carry_out = 0; a = 1; b = 0; # 100 if ( carry_out != 0 | sum !== 1) $display(" 0+1+0=01 sum is WRONG!"); else $display(" 0+1+0=01 sum is RIGHT!"); carry_out = 0; a = 1; b = 1; # 100 if ( carry_out != 1 | sum !== 0) $display(" 0+1+1=10 sum is WRONG!"); else $display(" 0+1+1=10 sum is RIGHT!"); carry_out = 1; a = 0; b = 0; # 100 if ( carry_out != 0 | sum !== 1) $display(" 1+0+0=01 sum is WRONG!"); else $display(" 1+0+0=01 sum is RIGHT!"); carry_in = 1; a = 0; b = 1; # 100 if ( carry_in != 1 | sum !== 0) $display(" 1+0+1=10 sum is WRONG!"); else $display(" 1+0+1=10 sum is RIGHT!"); carry_in = 1; a = 1; b = 0; # 100 if ( carry_in != 1 | sum !== 0) $display(" 1+1+0=10 sum is WRONG!"); else $display(" 1+1+0=10 sum is RIGHT!"); carry_out = 1; a = 1; b = 1; # 100 if ( carry_in != 1 | sum !== 1) $display(" 1+1+1=11 sum is WRONG!"); else $display(" 1+1+1=11 sum is RIGHT!"); $finish; end endmodule module adder1_behavorial (carry_out, sum, a, b, carry_in); input a, b, carry_in; output carry_out, sum; assign sum = (~a&b&~carry_in)|(~carry_in&a&~b)|(a&b&carry_in)|(~a&~b&carry_in);

assign carry_out = a&carry_in|a&b|b&carry_in; endmodule

module top; wire A, B, Cin, c1, c2, c3, sum, Cout; system_clock #400 clock1(Cin); system_clock #200 clock2(A); system_clock #100 clock3(B); xor(c1, A, B); and(c2, A, B); xor(sum, c1, Cin); and(c3, c1, Cin); xor(Cout, c3, Cin); endmodule module system_clock(clk); parameter PERIOD=100; output clk; reg clk; initial clk=0; always begin #(PERIOD/2) clk=~clk; end always@(posedge clk) if($time>1000)$stop; endmodule

2015.11.4 上課內容

上兩個禮拜都有事所以沒上到課 所以今天要跟同學學之前上的課程..

/////////////////
//行為模式
/////////////////
module top;
  integer ia,ib,is;
  reg  a,b,s;
  wire out;

  mux_behavioral mux1(out,a,b,s);

  initial
    begin
      for (is=0; is<=1; is = is+1)
        begin
          s = is;
          for (ib=0; ib<=1; ib = ib + 1)
            begin
              b = ib;
              for (ia=0; ia<=1; ia = ia + 1)
               begin
                 a= ia;
                 #1 $display("a=%d b=%d s=%d   out=%d",a,b,s,out);
               end
            end
        end
    end
endmodule

module mux_behavioral(OUT, A, B, SEL);
 output OUT;
 input A,B,SEL;
 wire  A,B,SEL;
 reg    OUT;

  always @(A or B or SEL)
   OUT = (A & SEL)|(B & ~SEL );
endmodule

二位元多工器

module top;

  integer is;

  integer ia[1:0],ib[1:0];

  reg [1:0]a,b;

  reg s;

  wire [1:0]out;

  mux_behavioral mux2(out,a,b,s);

  initial

    begin

      for (is=0; is<=1; is = is + 1)

       begin

        s = is;

         for (ia[0]=0; ia[0]<=1; ia[0] = ia[0]+1)

          begin

           a[0]= ia[0];

            for (ia[1]=0; ia[1]<=1; ia[1] = ia[1]+ 1)

             begin

              a[1] = ia[1];

               for (ib[0]=0; ib[0]<=1; ib[0] = ib[0]+1)

                 begin

                   b[0] = ib[0];

                    for (ib[1]=0; ib[1]<=1; ib[1] = ib[1]+ 1)

                     begin

                      b[1] = ib[1];

                 #1 $display("a[0]=%d a[1]=%d b[0]=%d b[1]=%d s=%d out[0]%d out[1]%d",a[0],a[1],b[0],b[1],s,out[0],out[1]);

                      end

                    end

                  end

              end

         end

    end

endmodule

module mux_behavioral(OUT,A,B,SEL);

 output [1:0]OUT;

 input [1:0] A,B;

 input SEL;

mux1 X1(OUT[0],A[0],B[0],SEL);

mux1 X2(OUT[1],A[1],B[1],SEL);

endmodule

module mux1(OUT, A, B, SEL);

 output OUT;

 input A,B,SEL;

 not n1(NOT_SEL, SEL);

 and a1 (X, A, NOT_SEL);

 and a2 (Y, SEL, B);

 or  o1 (OUT, X, Y);

endmodule

2015.10.14 作業2題 一位元多工器 組合 2位元多工器

今天上課內容較難 在老師提示下還是完成了~~感動XD

一位元多工器

一位元多工器組合成2位元多工器

                                      

2015.10.7 上課作業

今天教得比較複雜，比較需要花時間思考

動動腦筋 最後還是做完了~~

2015.9.30 上課內容

        第二堂正式上課 有點複雜但還算聽得懂 基本邏輯匣要回去複習了~ 希望接下來課程能順利

2015.9.23上課內容

第一次使用，聽起來很簡單，做起來卻不輕鬆
晚上上課感覺特別累zzz

Verilog 第一堂課

ARM架構

     過去稱作進階精簡指令集機器（英語：Advanced RISC Machine，更早稱作：Acorn RISC Machine），是一個32位元精簡指令集（RISC）處理器架構，其廣泛地使用在許多嵌入式系統設計。由於節能的特點，ARM處理器非常適用於行動通訊領域，符合其主要設計目標為低成本、高效能、低耗電的特性。

至2009年為止，ARM架構處理器佔市面上所有32位元嵌入式RISC處理器90%的比例，使它成為占全世界最多數的32位元架構之一。ARM處理器可以在很多消費性電子產品上看到，從可攜式裝置（PDA、行動電話、多媒體播放器、掌上型電玩和計算機）到電腦週邊設備（硬碟、桌上型路由器），甚至在飛彈的彈載電腦等軍用設施中都有他的存在。在此還有一些基於ARM設計的衍伸產品，重要產品還包括Marvell的XScale架構和德州儀器的OMAP系列。

2011年，ARM的客戶報告79億ARM處理器出貨量，占有95%的智慧型手機、90%的硬碟機、40%的數位電視和機上盒、15%的微控制器、和20%的移動電腦。在2012年，微軟與ARM科技生產新的Surface平板電腦，AMD宣布它將於2014年開始生產基於ARM核心的64位元伺服器晶片。

ARM 與x86 核心二合一

    AMD 更新其 ARM Based SoC roadmap，同時確認 2015 年的 Project SkyBridge 家族。在 2014 年，AMD 確定在 Server 端推出 ARM Cortex-A57 架構的「Seattle」28nm 製程 8 核心 SoC 產品，目前時間點將不會有任何變化。

在台灣時間 6 日凌晨，AMD 更新了 ARM based SoC 的 roadmap，其中，也就是在 2015 年，AMD 將會在推出 20nm 製程的 ARM Cortex-A57 架構 SoC，它將結合 AMD Radeon 的 GCN 架構 GPU 在內。此外，這款 ARM based SoC 的 PIN 將能與 AMD 下世代的 x86 架構 SoC 相容，同時「Project SkyBridge」將會是 AMD 首款支援 Android 系統的平台。

比較讓人驚豔的部分可能是，AMD 是如何讓 ARM 與 x86 架構 SoC 在 PIN 部分達到相容，當然可以想像，目前市場可能不會放在 Server，而是在 embedded 以及消費端兩個市場。

AMD 簡報中提到，市場對 x86 架構的需求降低，不過在 ARM based 的 SoC 部分卻有著非常顯著的提升，在擁有 x86 以及 ARM 兩款架構的情況下，對公司未來的業務將會有相當有一定的幫助。

除了 2015 年的「Project SkyBridge」外，AMD 對 2016 年也提出了相對應的產品。

2016 年的 AMD 除了將推出全新的 x86 架構處理器外，在 ARM 部分也將會發表首款客製化的 64 bit ARMv8 CPU，其代號將會為「K12」。

「K12」細節目前尚未確認，因此究竟維持在 20nm，仰或是推進到 16nm，甚至是 14nm FinFet 都沒有任何定案，只是應用方面卻是相當肯定的，這包含了 Server、embedded 以及半客製化市場（semi-custom），至於智慧型手機部分依舊不是 AMD 鎖定的目標市場。

AMD 同時也釋出類似早前 Mantle 的核心圖，圖中可以稍微了解到這家公司未來主要在建立 IP，核心會是 Radeon GPU、x86 架構以及 ARM based CPU。

在核心之上，將會有各種不同附加 IP 來支援，而最外面則是實際應用，包含了 Windows、Linux 以及 Android 作業系統，同時 DirectX、OpenGL、OpenCL 以及 Mantle 等都會納入支援中。

Verilog

       在積體電路設計（特別是超大型積體電路的計算機輔助設計）的電子設計自動化領域中，Verilog是一種用於描述、設計電子系統（特別是數位電路）的硬體描述語言。Verilog是電氣電子工程師學會（IEEE）的1364號標準。

       Verilog能夠在多種抽象級別對數位邏輯系統進行描述：既可以在電晶體級、邏輯閘級進行描述，也可以在暫存器傳輸級對電路訊號在暫存器之間的傳輸情況進行描述。除了對電路的邏輯功能進行描述，Verilog代碼還能夠被用於邏輯仿真、邏輯綜合，其中後者可以把暫存器傳輸級的Verilog代碼轉換為邏輯閘級的網表，從而方便在現場可程式邏輯門陣列上實現硬體電路，或者讓硬體廠商製造具體的特殊應用積體電路。設計人員還可以利用Verilog的擴展部分Verilog-AMS進行類比電路和混合訊號積體電路的設計。

相關電子設計自動化工具

       Verilog作為業界使用最廣泛的硬體描述語言之一，有大量的電子設計自動化工具對它予以支持。通過使用集成開發環境，設計人員可以在常見的Windows或其他圖形化系統中進行設計、仿真、驗證，例如Cadence和Synopsys等公司提供的積體電路計算機輔助設計系統。

來源:維基百科